Qual è il prossimo passo per i chip del server?

Alla conferenza di Hot Chips di questa settimana, gli annunci più interessanti riguardavano processori di fascia alta. Questi sono progettati per grandi sistemi basati su Unix, ma mostrano quanta potenza possono offrire i chip di fascia alta di oggi. Non sono i tipi di sistemi che la maggior parte di noi esegue nei nostri rack di server aziendali o che si vedono nei data center su larga scala, ma piuttosto sono quelli che eseguono applicazioni mission-critical nelle grandi aziende, o forse nelle alte situazioni di calcolo delle prestazioni.

Ogni anno Hot Chips è il luogo in cui tali chip ricevono presentazioni dettagliate. L'anno scorso abbiamo visto IBM Power 7+ e zNext, SPARC64 X di Fujitsu e SPARC T5 di Oracle, e quest'anno abbiamo appreso maggiori dettagli sulla serie z, SPARC M6 di Oracle, nonché i successori delle serie IBM Power e Fujitsu SPARC X.

Il più affascinante di questi era Power8 di IBM, che avrà 12 core, ciascuno in grado di eseguire fino a otto thread, con 512 KB di cache SRAM di livello 2 per core (6 MB di totale L2) e 96 MB di DRAM integrata condivisa come cache di livello 3. In parte, ciò che rende il sistema così insolito è un nuovo chip buffer di memoria chiamato Centaur, che contiene 16 MB di DRAM integrata in una cache L4 e un controller di memoria. Ciascun chip Power8 può collegarsi a otto di questi (per un totale di 96 MB di DRAM L4 off-chip integrato). Si noti che ogni Centaur ha anche quattro porte DDR ad alta velocità per una capacità di memoria totale di 1 TB per socket.

Power8 sarà un grosso chip a 650mm ², prodotto sul processo SOI 22nm di IBM. (Ciò di per sé è notevole, poiché IBM potrebbe essere l'unica azienda a commercializzare quel processo.) Rispetto alla generazione precedente Power 7+, che è stata prodotta con un processo SOI a 32 nm, Power8 dovrebbe avere più del doppio della larghezza di banda della memoria a 230 GBps. IBM afferma che ogni core dovrebbe avere prestazioni 1, 6 volte superiori a quelle di Power7 su applicazioni a thread singolo e il doppio delle prestazioni SMT (multi-thread simmetrico).

IBM si è spostato da un'interfaccia proprietaria per supportare PCIe Gen 3 con la propria Coherence Attach Processor Interface (CAPI), consentendo ad acceleratori come FPGA (array di gate completamente programmabili, utilizzati per velocizzare applicazioni specifiche) di avere una coerenza completa della cache hardware. E ha detto che autorizzerà i core come parte del suo Open Power Consortium recentemente annunciato.

La società ha affermato che i suoi clienti tradizionali per Power Systems sono stati banche, clienti finanziari e grandi rivenditori, ma hanno parlato del lavoro per espandere gli usi per includere big data e analisi. IBM non ha ancora annunciato la disponibilità del prodotto, ma nel discorso ha detto che ha "un laboratorio pieno di sistemi".

IBM ha anche fornito maggiori dettagli sul suo sottosistema di processori zEC12, che è stato presentato in anteprima lo scorso anno come "zNext". L'architettura del sistema, progettata per l'uso nei mainframe serie Z, include fino a sei chip del processore centrale (CP), collegati a un controller di sistema (SC), tutti combinati su un modulo multi-chip per creare un nodo per il sistema. (Ogni sistema può avere più nodi.) Ogni CP ha sei core da 5, 5 GHz, ognuno con la propria cache L1 e L2 e 48 MB di cache L3 eDRAM condivisa per un totale di 2, 75 miliardi di transistor su un die che misura 598 mm ², prodotto su 32nm SOI. L'SC ha 192Mb di eDRAM L4 condivisa più le interfacce per i sei CP e utilizza 3, 3 miliardi di transistor su un die che misura 526mm ², anch'esso prodotto su SOI a 32nm.

La società ha affermato che questo chip è ottimizzato per ambienti altamente virtualizzati, grandi carichi di lavoro a immagine singola e alta condivisione di dati tra processori. IBM ha osservato che i mainframe rimangono il cuore della maggior parte dei bancomat, delle carte di credito e dei grandi negozi di alimentari.

Per i sistemi Unix, Power in genere si confronta con l'Itanium di Intel, che non era rappresentato alla fiera di quest'anno, e contro i progetti basati su SPARC di Oracle (basati sull'acquisizione di Sun) e Fujitsu.

Oracle ha presentato in anteprima SPARC M6, che utilizza lo stesso core S3 del precedente M5, che era un design a sei core / 48 thread con un massimo di 32 socket, ma dovrebbe adattarsi a progetti più grandi. L'M6 avrà 12 core / 96 thread con 48 MB di cache L3 ed è progettato per scalare fino a 96 socket, usando un chip chiamato Bixby, che funge da chip bridge per consentire una migliore coerenza della memoria tra più socket. (Per il ridimensionamento "senza colla", può scalare fino a otto socket senza una nave speciale.) Ad esempio, un sistema M5-32 corrente include 32 processori M5 SPARC e 12 chip Bixby. L'M6, che ha 4, 27 miliardi di transistor, sarà anche prodotto con un processo CMOS relativamente standard a 28 nm.

Oracle ha affermato che l'M6 è stato ottimizzato per il software Oracle, incluso il suo stack di database e software di base, nonché i database e le applicazioni in memoria.

Fujitsu ha sfoggiato SPARC64X +, il suo successore di SPARC64 X. Anche in questo caso, anche questo non sembra essere un grande cambiamento; come il suo predecessore, ha 16 core con due thread ciascuno e 24 MB di cache di livello 2 condivisa e ha circa tre miliardi di transistor su un dado che misura circa 600 mm ². Ma offre prestazioni più elevate, fino a 3, 5 GHz e prestazioni di picco molto più elevate, con Fujitsu che vanta 448 gigaflop e 102 GB di throughput di memoria. Ridimensiona fino a 64 socket, utilizzando blocchi di quattro CPU e due chip crossbar (che chiama XB). Ogni socket può supportare fino a 1 TB di DRAM. Un grande cambiamento è che le interconnessioni tra i chip sono ora molto più veloci.

Fujitsu ha anche definito quelli che ha definito motori "software su chip" progettati per accelerare applicazioni specifiche tra cui crittografia, librerie di numeri decimali ed elaborazione di database.

Sia Fujitsu che Sun hanno parlato degli anni di esperienza che hanno avuto nella progettazione di chip SPARC e hanno promesso ulteriori miglioramenti a venire.

Tutti questi processori sono rivolti a segmenti relativamente piccoli del mercato dei server. Ma pensa alla tecnologia di base: supporto per 64 o 96 socket, con un terabyte di memoria per socket, con cose come DRAM integrata, interconnessioni più veloci e migliore coerenza. È tutto abbastanza sorprendente e incredibilmente potente.