Le sfide del chipmaking affrontano la legge di Moore

Ogni pochi anni ci sono storie su come la legge di Moore - il concetto secondo cui il numero di transistor in una determinata area raddoppia ogni due anni - sta morendo. Tali storie sono in circolazione da decenni, ma continuiamo ancora a vedere nuovi chip con più transistor ogni pochi anni, praticamente nei tempi previsti.

Ad esempio, a febbraio Intel ha introdotto un chip a transistor da 4, 3 miliardi chiamato Xeon E7v2 o Ivytown su una matrice da 541 millimetri quadrati usando il suo processo a 22 nm. Un decennio fa, lo Xeon di fascia alta di Intel, noto come Gallatin, era un chip da 130 nm con 82 milioni di transistor su una matrice da 555 millimetri quadrati. Questo non è abbastanza al passo con un raddoppio ogni due anni, ma è vicino.

Ovviamente, ciò non significa che continuerà a funzionare per sempre, e in effetti il ​​chipmaking sta attraversando alcuni grandi cambiamenti che influenzano sia la produzione che la progettazione dei chip, e tutti questi avranno effetti duraturi sugli utenti.

Più ovviamente, è stato a lungo chiaro che le velocità di clock non stanno aumentando. Dopotutto, Intel ha introdotto i chip Pentium nel 2004 a 3, 6 GHz; oggi il core i7 di fascia alta della società funziona a 3, 5 GHz con una velocità turbo massima di 3, 9 GHz. (Certo, ci sono alcune persone che overcloccano, ma è sempre stato così.)

Invece, i progettisti hanno reagito aggiungendo più core ai chip e aumentando l'efficienza di ogni singolo core. Oggi, anche il chip di fascia più bassa che puoi ottenere per un desktop o un laptop è un chip dual-core e le versioni quad-core sono all'ordine del giorno. Anche nei telefoni, ora vediamo molte parti quad-core e persino octa-core.

È perfetto per eseguire più applicazioni contemporaneamente (multi-tasking) o per applicazioni che possono davvero sfruttare più core e thread, ma la maggior parte delle applicazioni non lo fa ancora. Gli sviluppatori, in particolare quelli che creano strumenti di sviluppo, hanno trascorso molto tempo a far funzionare meglio le loro applicazioni con più core, ma ci sono ancora molte applicazioni che dipendono principalmente dalle prestazioni a thread singolo.

Inoltre, gli sviluppatori di processori inseriscono molti più core grafici e altri core specializzati (come quelli che codificano o decodificano video, o crittografano o decodificano i dati) all'interno di un processore applicativo, in quello che gran parte del settore ha definito elaborazione eterogenea. AMD, Qualcomm e MediaTek hanno tutti spinto questo concetto, il che ha molto senso per alcune cose. Sicuramente aiuta l'integrazione - rendendo i chip più piccoli e meno affamati di energia; e sembra avere perfettamente senso nei processori mobili - come l'approccio big.LITTLE che ARM ha adottato laddove combina core più potenti ma più assetati di energia con quelli che richiedono solo un po 'di potenza. Per molti di noi, ottenere chip che consumano meno energia per le stesse prestazioni - e quindi dispositivi mobili che durano più a lungo con una carica della batteria, è un grosso problema.

L'uso di un numero incredibile di core, che siano core grafici o core x86 specializzati, ha sicuramente un impatto enorme sul calcolo ad alte prestazioni, dove cose come le schede Tesla di Nvidia o Xeon Phi di Intel (Knight's Corner) stanno avendo un impatto enorme. In effetti, la maggior parte dei migliori supercomputer oggi utilizza uno di questi approcci. Ma funziona ancora solo per determinati tipi di utilizzo, principalmente per applicazioni principalmente per applicazioni che utilizzano comandi SIMD (istruzione singola, dati multipli). Per altre cose, questo approccio non funziona.

E non sono solo i chip che non possono funzionare più velocemente. Dal lato della produzione, ci sono altri ostacoli nel mettere più transistor su un dado. Negli ultimi dieci anni abbiamo visto ogni sorta di nuove tecniche per la produzione di chip, passando dalla tradizionale miscela di silicio, ossigeno e alluminio verso nuove tecniche come il "silicio filtrato" (in cui gli ingegneri allungano gli atomi di silicio), sostituendo il cancelli con materiali high-K / metal gate, e più recentemente si spostano da cancelli planari tradizionali a cancelli 3D chiamati FinFET o "TriGate" nel linguaggio Intel. Le prime due tecniche sono ora utilizzate da tutti i chipmaker avanzati, con le fonderie che pianificano di introdurre FinFETs nel prossimo anno o giù di lì, dopo l'introduzione di Intel nel 2012.

Un'alternativa si chiama FD-SOI (silicio su isolante completamente impoverito), una tecnica che la Microelettronica in particolare ha spinto, che utilizza un sottile strato isolante tra il substrato di silicio e il canale per fornire un migliore controllo elettrico di piccoli transistor, in teoria offrendo prestazioni migliori e potenza inferiore. Ma finora, non sembra avere quasi lo slancio dei grandi produttori di FinFETs.

Ultimamente, Intel ha fatto molta strada per quanto riguarda il chipmaking, e infatti ha iniziato a produrre volumi di spedizione dei suoi microprocessori Core sul suo processo a 22 nm con tecnologia TriGate circa due anni fa e prevede di spedire prodotti a 14 nm nella seconda metà di quest'anno. Nel frattempo, le grandi fonderie di chip stanno pianificando una produzione in volume di 20 nm entro la fine dell'anno utilizzando transistor planari tradizionali, con prodotti a 14 o 16 nm con FinFET programmati per il prossimo anno.

Intel ha mostrato le diapositive che mostrano quanto è avanti sulla densità dei chip, come questa dal suo giorno degli analisti:

Ma le fonderie non sono d'accordo. Ecco una diapositiva dall'ultima chiamata degli investitori di TSMC, che afferma che potrebbe colmare il divario l'anno prossimo.

Ovviamente solo il tempo lo dirà.

Nel frattempo, ottenere dimensioni di stampo più piccole è più difficile con i tradizionali strumenti litografici utilizzati per incidere le linee nel chip di silicio. La litografia ad immersione, che l'industria utilizza da anni, ha raggiunto il suo limite, quindi i venditori si stanno ora rivolgendo al "doppio schema" o anche a più passaggi per ottenere dimensioni più fini. Anche se ultimamente abbiamo visto un po 'di progressi, la tanto attesa mossa verso la litografia a ultravioletti estremi (EUV), che dovrebbe offrire un controllo più preciso, rimane a distanza di anni.

Cose come FinFET e modelli multipli stanno contribuendo a creare la prossima generazione di chip, ma a costi crescenti. In effetti, un certo numero di analisti afferma che il costo per transistor di produzione a 20 nm potrebbe non essere un miglioramento rispetto al costo a 28 nm, a causa della necessità di un doppio schema. E nuove strutture come FinFETs saranno probabilmente anche più costose, almeno all'inizio.

Di conseguenza, molti chipmaker stanno studiando metodi ancora più esotici per migliorare la densità anche se le tradizionali tecniche della legge di Moore non funzionano.

La memoria flash NAND utilizza la tecnologia di processo più avanzata, pertanto sta già riscontrando seri problemi con il ridimensionamento orizzontale convenzionale. La soluzione è creare stringhe NAND verticali. Le singole celle di memoria non saranno più piccole, ma poiché è possibile impilarne così tante una sopra l'altra, tutte sullo stesso substrato, si ottiene una densità molto maggiore con lo stesso footprint. Ad esempio, un chip NAND 3D a 16 strati prodotto con un processo a 40 nm sarebbe approssimativamente equivalente a un chip NAND 2D convenzionale realizzato con un processo a 10 nm (il processo più avanzato attualmente in uso è 16 nm). Samsung afferma che sta già producendo la sua V-NAND (Vertical-NAND) e Toshiba e SanDisk seguiranno quello che chiama p-BiCS. Anche Micron e SK Hynix stanno sviluppando 3D NAND, ma sembrano concentrarsi sulla NAND 2D standard per i prossimi due anni.

Si noti che questa non è la stessa cosa dello stacking 3D. Anche la memoria DRAM sta colpendo un muro di ridimensionamento, ma ha un'architettura diversa che richiede un transistor e un condensatore in ogni cella. La soluzione qui è di impilare più chip di memoria DRAM fabbricati uno sopra l'altro, praticare fori attraverso i substrati e quindi collegarli utilizzando una tecnologia chiamata through-silicon-vias (TSVs). Il risultato finale è lo stesso - maggiore densità in un ingombro ridotto - ma è più un processo di confezionamento avanzato che un nuovo processo di fabbricazione. L'industria prevede di utilizzare questa stessa tecnica per impilare la memoria in cima alla logica, non solo per ridurre il footprint, ma anche per migliorare le prestazioni e ridurre la potenza. Una soluzione che ha suscitato molta attenzione è il cubo di memoria ibrido di Micron. Alla fine il chip stacking 3D potrebbe essere utilizzato per creare potenti chip mobili che combinano CPU, memoria, sensori e altri componenti in un unico pacchetto, ma ci sono ancora molti problemi da risolvere con la produzione, il test e il funzionamento di questi cosiddetti eterogenei Pile 3D.

Ma è la prossima generazione di tecniche di cui i produttori di chip hanno parlato che sembrano molto più esotici. Durante le conferenze sui chip, si sente molto parlare di Directed Self Assembly (DSA), in cui i nuovi materiali si assembleranno effettivamente nel modello di transistor di base, almeno per uno strato di un chip. Sembra un po 'fantascienza, ma conosco un certo numero di ricercatori che credono che questo non sia affatto lontano.

Nel frattempo, altri ricercatori stanno esaminando una classe di nuovi materiali, noti come semiconduttori III-V in stili di produzione più tradizionali; mentre altri stanno guardando diverse strutture a semiconduttore per integrare o sostituire i FinFET, come i nanofili.

Un altro metodo per ridurre i costi è quello di realizzare transistor su un wafer più grande. L'industria ha attraversato tali transizioni prima di passare da wafer da 200 mm a wafer da 300 mm (circa 12 pollici di diametro) circa un decennio fa. Ora si parla molto del passaggio ai wafer da 450 mm, con la maggior parte dei grandi produttori di wafer e i fornitori di strumenti che creano un consorzio per esaminare le tecnologie necessarie. Tale transizione dovrebbe ridurre i costi di produzione, ma comporterà un elevato costo di capitale in quanto richiederà nuove fabbriche e una nuova generazione di strumenti per la produzione di chip. Intel ha un impianto in Arizona che sarebbe in grado di produrre 450 mm, ma ha ritardato l'ordinazione degli strumenti, e molti dei produttori di strumenti stanno ritardando anche le loro offerte, rendendo probabile che la prima vera produzione di wafer da 450 mm non sarà fino a quando 2019 o 2020 al più presto.

Sembra che tutto stia diventando più difficile e più costoso. Ma questo è stato il caso della produzione di semiconduttori sin dall'inizio. La grande domanda è sempre se i miglioramenti in termini di prestazioni e densità extra varranno il costo aggiuntivo nella produzione.

ISSCC: estensione della legge di Moore

Come estendere la legge di Moore è stato uno dei temi principali della conferenza internazionale sui circuiti a stato solido (ISSCC). Mark Horowitz, professore della Stanford University e fondatore di Rambus, ha osservato che la ragione per cui oggi abbiamo il computing in tutto è perché il calcolo è diventato economico, a causa della legge di Moore e delle regole di Dennard sul ridimensionamento. Ciò ha portato alle aspettative che i dispositivi informatici diventeranno sempre più economici, più piccoli e più potenti. (Stanford ha tracciato nel tempo le prestazioni dei processori su cpudb.stanford.edu).

Ma ha notato che la frequenza di clock dei microprocessori ha smesso di ridimensionarsi intorno al 2005 perché la densità di potenza è diventata un problema. Gli ingegneri hanno raggiunto un limite di potenza reale, perché non potevano rendere i chip più caldi, quindi ora tutti i sistemi di elaborazione sono limitati. Come ha notato, il ridimensionamento di potenza - la tensione di alimentazione - sta cambiando molto lentamente.

La prima inclinazione del settore a risolvere questo problema è quella di cambiare tecnologia. "Purtroppo non sono ottimista sul fatto che troveremo una tecnologia per sostituire il CMOS per l'informatica", ha affermato, per problemi sia tecnici che economici. L'unico modo per aumentare le operazioni al secondo, quindi, è ridurre l'energia per operazione, ha detto, suggerendo che questo è il motivo per cui oggi tutti hanno processori multi-core, anche nei loro telefoni cellulari. Ma il problema è che non puoi continuare ad aggiungere core perché raggiungi rapidamente un punto di rendimenti decrescenti in termini di energia delle prestazioni e area del dado. I progettisti di CPU lo sanno da tempo e ottimizzano le CPU da molto tempo.

Horowitz ha detto che non dovremmo dimenticare l'energia utilizzata dalla memoria. Nella sua presentazione, ha mostrato la suddivisione energetica di un attuale processore a 8 core non identificato in cui i core della CPU utilizzavano circa il 50 percento dell'energia e la memoria on-die (cache L1, L2 e L3) utilizzava l'altro 50 percento. Ciò non include nemmeno la memoria di sistema DRAM esterna, che potrebbe finire per essere il 25 percento in più del consumo totale di energia del sistema.

Molte persone parlano dell'utilizzo di hardware specializzato (come ASIC), che può essere mille volte migliore in termini di energia per operazione rispetto a una CPU per uso generico. Ma come ha osservato Horowitz, l'efficienza qui viene in parte perché viene utilizzata per applicazioni specifiche (come l'elaborazione del modem, l'elaborazione delle immagini, la compressione video e la decompressione) che sostanzialmente non accedono molto alla memoria. Questo è il motivo per cui aiuta molto con l'energia: non si tratta tanto dell'hardware, ma di spostare l'algoritmo in uno spazio molto più limitato.

La cattiva notizia è che questo significa che le applicazioni che è possibile creare sono limitate. La buona notizia è che potresti essere in grado di costruire un motore più generale in grado di gestire questo tipo di applicazioni con "alta localizzazione", il che significa che non è necessario accedere alla memoria. Si riferisce a questo come al modello di calcolo altamente locale e alle "applicazioni di stencil" che possono essere eseguite su di esso. Ciò ovviamente richiede un nuovo modello di programmazione. Stanford ha sviluppato un linguaggio specifico del dominio, un compilatore in grado di creare queste applicazioni stencil ed eseguirle su FPGA e ASIC.

Anche alla conferenza ISSCC, Ming-Kai Tsai, Presidente e CEO di MediaTek, ha affermato che le persone chiedono dai primi anni '90 quanto durerà effettivamente la Legge di Moore. Ma come disse Gordon Moore all'ISSCC nel 2003, "Nessun esponenziale è per sempre. Ma possiamo ritardarlo per sempre". L'industria ha fatto un ottimo lavoro nel sostenere la Legge di Moore più o meno, ha detto. Il costo del transistor ha continuato il suo declino storico. Per il costo di 100 grammi di riso (circa 10 centesimi), nel 1980 è stato possibile acquistare solo 100 transistor, ma nel 2013 è stato possibile acquistare 5 milioni di transistor.

Tsai ha affermato che i dispositivi mobili hanno raggiunto un limite massimo perché i processori non possono funzionare in modo efficiente a velocità superiori a 3 GHz e perché la tecnologia della batteria non è migliorata molto. MediaTek ha lavorato su questo problema utilizzando CPU multicore e multiprocessing eterogeneo (HMP). Ha affermato che la società ha introdotto il primo vero processore HMP a 8 core nel 2013 e all'inizio di questa settimana ha annunciato un processore a 4 core che utilizza la sua tecnologia PTP (Performance, Thermal and Power) per aumentare ulteriormente le prestazioni e ridurre la potenza. Ha anche parlato dei rapidi progressi nella connettività. Molte applicazioni mobili che in precedenza erano impossibili sono ora praticabili a causa di questi miglioramenti nelle reti WLAN e WWAN, ha affermato.

MediaTek sta lavorando su diverse tecnologie per "Cloud 2.0", tra cui soluzioni di ricarica wireless, il SoC "Aster" per dispositivi indossabili (che misurano solo 5, 4x6, 6 millimetri) e sistemi eterogenei come parte della Fondazione HSA, ha affermato. Il cloud 2.0, secondo Tsai, sarà caratterizzato da molti più dispositivi, in particolare da indossare, con molte più radio; più di 100 radio per persona entro il 2030.

Tsai ha affermato che le grandi sfide per Cloud 2.0 saranno energia e larghezza di banda. Il primo richiederà sistemi integrati innovativi, soluzioni hardware e software; migliore tecnologia della batteria; e qualche forma di raccolta di energia. Il secondo richiederà un uso più efficiente dello spettro disponibile, reti adattive e connettività più affidabile.

Qualunque cosa accada con la creazione di chip, è certo che porterà a nuove applicazioni e nuove decisioni che dovranno affrontare i produttori di chip, i progettisti di prodotti e, infine, gli utenti finali.