Processo a 10 nm di Intel: è molto più di un semplice ridimensionamento dei chip

In una serie di presentazioni di ieri, Intel ha fornito molti più dettagli sul suo prossimo processo a 10 nm per la produzione di processori avanzati, ha rivelato un nuovo processo FinFET a 22 nm progettato per dispositivi a basso consumo e a basso costo, ha suggerito una nuova metrica per confrontare i nodi del chip e, in generale, ha spinto il idea che "la legge di Moore è viva e vegeta". Ciò che spiccava di più per me era l'idea che anche se i processori continueranno a diventare più denso , la difficoltà e il costo dei nuovi nodi di processo costringeranno a ripensare completamente a come i chip devono essere progettati in futuro.

Mark Bohr, Intel Senior Compagno e direttore dell'architettura e dell'integrazione dei processi, ha dato la solita intonazione di Intel su come guida l'industria dei semiconduttori nella tecnologia di processo. Ha dichiarato che Intel continua a detenere un vantaggio di circa tre anni rispetto ai suoi concorrenti, anche se le fonderie di chip come Samsung e TSMC sono in procinto di lanciare quelli che chiamano processi a 10 nm prima che i prodotti Intel a 10 nm vengano lanciati verso la fine dell'anno. Bohr ha affermato che Intel ha introdotto la maggior parte dei principali progressi del settore negli ultimi 15 anni, tra cui silicio filtrato, gate metal high-k e transistor FinFET (che Intel originariamente chiamava Tri-Gate, anche se da allora è tornata a utilizzare il nome standard del settore).

Bohr ha affermato che i numeri dei nodi utilizzati da tutti i produttori non sono più significativi e ha invece chiesto una nuova misurazione basata sul conteggio dei transistor diviso per l'area della cella, con le celle NAND che contano per il 60 percento della misurazione e Scan Flip-Flop Le celle logiche contano per il 40 percento (per essere chiari, si riferisce non alle celle di memoria flash NAND, ma piuttosto alle porte logiche NAND o "negative-AND"). Questo ti dà una misura in transistor per millimetro quadrato e Bohr ha mostrato un grafico che riflette i miglioramenti di Intel su tale scala, che vanno da 3, 3 milioni di transistor / mm ² a 45nm a 37, 5 milioni di transistor / mm2 a 14nm e si sposta a oltre 100 milioni di transistor / mm ² a 10nm.

Negli ultimi anni, Intel ha utilizzato come misura misurazioni dell'altezza della cella dei tempi di gate gate, ma Bohr ha affermato che questo non cattura più tutti i progressi di Intel. Ha detto che la misura è rimasta un buon metodo relativo di confronto, ma non ha dato un numero difficile.

Bohr ha affermato che anche se il tempo tra i nodi si sta estendendo - Intel non è più in grado di introdurre nuovi nodi ogni due anni - la società è in grado di ottenere risultati migliori del normale ridimensionamento dell'area, che Intel chiama " iper ridimensionamento "Ha mostrato un grafico che dimostra che sia a 14 nm che a 10 nm Intel è stata in grado di rendere l'area logica del 37 percento la dimensione dell'area logica nel nodo precedente.

Bohr ha osservato che altre parti di un processore, in particolare la memoria ad accesso casuale statico e i circuiti di input-output, non si stanno riducendo alla stessa velocità dei transistor logici. Mettendo tutto insieme, ha detto che i miglioramenti nel ridimensionamento consentiranno a Intel di prendere un chip che avrebbe richiesto 100 mm ² a 45 nm e di realizzare un chip equivalente in soli 7, 6 mm ² a 10 nm, supponendo che non ci siano cambiamenti nelle funzionalità. (Naturalmente, nel mondo reale, ogni generazione successiva di patata fritta aggiunge più funzionalità.)

Stacy Smith, vicepresidente esecutivo di Intel per la produzione, le operazioni e le vendite, ha dichiarato che, di conseguenza, anche se ci vuole più tempo tra i nodi, il ridimensionamento aggiuntivo ha comportato gli stessi miglioramenti anno su anno degli ultimi due anni cadenza fornita nel tempo.

Ruth Brain, un Intel Compagno e direttore della tecnologia di interconnessione e integrazione, ha parlato della tecnologia esistente a 14 nm dell'azienda, che ha iniziato la produzione nel 2014, e ha affermato che era simile per densità ai prodotti a 10 nm che altri stanno iniziando a spedire quest'anno.

Ha spiegato come questo processo ha introdotto " iper ridimensionamento ", in parte utilizzando una tecnica multi-patterning più efficiente per creare funzioni più fini rispetto agli 80 nm di linee che gli attuali scanner a immersione da 193nm possono creare in un unico passaggio. Intel ha affermato che utilizzando una tecnologia chiamata" doppio pattern auto-allineato "(SADP), piuttosto che il metodo Litho-Etch-Litho-Etch utilizzato da altri produttori, può ottenere risultati più accurati e coerenti, portando a rese e prestazioni migliori.

Nel complesso, Brain ha dichiarato l'uso di iper ridimensionamento risulta 1, 4 volte più unità per dollaro di quanto consentirebbe il ridimensionamento tradizionale e ciò si traduce in circa l'equivalente dei risparmi che Intel avrebbe ottenuto se l'industria si fosse spostata da wafer di silicio da 300 mm a 450 mm (un interruttore ampiamente discusso, ma sembra essere stato abbandonato per ora).

Kaizad Mistry, vicepresidente aziendale e condirettore dello sviluppo della tecnologia logica, ha spiegato come iper ridimensionamento le tecniche vengono utilizzate a 10 nm e hanno fornito maggiori dettagli sul processo a 10 nm dell'azienda, che ha descritto come "una generazione a pieno titolo" rispetto ad altre tecnologie a 10 nm. Nel complesso, ha affermato che il nodo 10nm fornirà un miglioramento del 25 percento delle prestazioni alla stessa potenza o una riduzione di quasi il 50 percento della potenza alle stesse prestazioni rispetto al nodo 14nm.

Mistry ha descritto il processo di Intel come l'utilizzo di un pitch gate di 54nm e di un'altezza della cella di 272nm, nonché di un pitch delle pinne di 34nm e un pitch metal minimo di 36nm. In sostanza, ha detto che questo significa che hai pinne più alte del 25% e più vicine del 25% rispetto a 14nm. In parte, ha affermato, ciò è stato realizzato utilizzando "quad-patterning auto-allineato", prendendo un processo sviluppato da Intel per il multi-pattern a 14 nm ed estendendolo ulteriormente, a sua volta abilitando funzionalità più piccole. (Ma vorrei notare che questo sembra indicare che il passo del gate non si sta ridimensionando velocemente come nelle generazioni precedenti.)

Due nuovi iper ridimensionamento anche i progressi hanno aiutato, ha detto. Il primo di questi è "contatto su attivo gate ", il che significa che la posizione in cui un gate attraversa a pinna per creare un transistor è ora direttamente sopra la parte superiore anziché appena sotto di esso. Ha detto che questo ha dato un altro ridimensionamento dell'area del 10 percento sopra il ridimensionamento del passo. La seconda tecnica, che secondo Mistry era stata usata in precedenza ma non con transistor FinFET, è chiamata "single dummy gate". Nella generazione a 14 nm, ha affermato, i transistor Intel hanno avuto "porte fittizie" al limite di ogni cella logica; a 10nm, tuttavia, Mistry ha detto che c'è solo mezzo cancello fittizio su ciascun bordo. Ciò fornisce un altro vantaggio del 20% di ridimensionamento dell'area efficace, ha affermato.

Insieme, ha affermato Mistry, queste tecniche consentono un miglioramento di 2, 7 volte nella densità dei transistor e consentono all'azienda di produrre oltre 100 milioni di transistor per millimetro quadrato.

Mistry ha anche chiarito che, come nel caso di 14nm, l'espansione del tempo tra i nodi di processo ha permesso alla società di migliorare ogni nodo un po 'ogni anno. Mistry ha descritto in termini generali piani per due nodi aggiuntivi di produzione a 10 nm con prestazioni migliorate. (L'ho trovato interessante - e un po 'preoccupante - che, sebbene questi grafici mostrino chiaramente i nodi 10nm che richiedono meno energia rispetto ai nodi 14nm, suggeriscono che i primi nodi 10nm non offriranno le stesse prestazioni degli ultimi 14nm.)

Ha affermato che il processo 10nm ++ fornirà un ulteriore 15 percento di prestazioni migliori alla stessa potenza o una riduzione del 30 percento della potenza alle stesse prestazioni rispetto al processo originale a 10nm.

Più tardi, Murthy Renduchintala, presidente del cliente e gruppo di architettura dei sistemi e delle imprese IoT, è stato più esplicito e ha affermato che i prodotti principali mirano a un miglioramento delle prestazioni del 15% ogni anno su una "cadenza annuale dei prodotti".

Bohr è tornato per descrivere un nuovo processo chiamato 22 FFL, che significa elaborazione a 22 nm utilizzando FinFET a bassa perdita. Ha detto che questo processo consente una riduzione fino a 100 volte della perdita di potenza rispetto al convenzionale planare tecnologia, e avrebbe più alto densità rispetto a qualsiasi altro processo a 22 nm, insieme alla possibilità di FinFET con prestazioni più elevate. La cosa interessante qui è che un design di chip può usare due diversi tipi di transistor all'interno di un singolo chip; transistor ad alte prestazioni per cose come l'elaborazione delle applicazioni e transistor a bassa perdita per circuiti sempre connessi.

Questo può essere progettato per competere con altri processi a 22 nm, come il processo FDX (silicio su isolante) a 22 nm di Global Foundries. L'idea sembra essere che andando a 22nm, è possibile evitare il doppio schema e le spese aggiuntive richieste dai nodi più stretti, ma ottenere comunque buone prestazioni.

Renduchintala ha parlato di come un produttore di dispositivi integrati (IDM), un'azienda che progetta sia processori che produttori, Intel ha il vantaggio di una "fusione tra tecnologia di processo e sviluppo del prodotto". La società è in grado di scegliere tra diversi tipi di IP e tecniche di processo, tra cui la selezione di transistor che si adattano a ciascuna parte del suo design, ha affermato.

Ciò che ho trovato più interessante è stata la sua discussione su come il design del processore si stava spostando da un nucleo monolitico tradizionale a un design "mix and match". L'idea di nuclei eterogenei non è una novità, ma l'idea di poter avere diverse parti di un processore costruite su stampi utilizzando processi diversi tutti collegati tra loro potrebbe essere un grande cambiamento.

Ciò consente il ponte multi-interconnessione (EMIB) incorporato che Intel ha iniziato a distribuire con le sue recenti tecnologie FPGA Stratix 10 e discusso utilizzando nei futuri prodotti server Xeon nel recente giorno degli investitori.

Renduchintala ha descritto un mondo futuro in cui un processore potrebbe produrre core CPU e GPU prodotti sui processi più recenti e più densi, con cose come componenti IO e comunicazioni che non beneficiano tanto della maggiore densità sopra un processo precedente e altre cose su nodi ancora più vecchi. Tutti questi stampi sarebbero collegati usando questo ponte EMIB, che consente connessioni più veloci rispetto ai tradizionali pacchetti multi-chip, ma ha un costo inferiore rispetto all'utilizzo di un interposer al silicio.

Se tutte queste cose dovessero avvenire, l'intero quadro dei nuovi processori potrebbe cambiare. Dall'ottenere un nuovo processore interamente basato su un nuovo processo ogni due anni, potremmo andare verso un mondo ciò comporta un cambiamento molto più graduale della tecnologia di processo solo in alcune parti del chip. Ciò apre anche la possibilità di aggiungere molte più cose al chip stesso, dall'integrazione di più IO componenti, a diversi tipi di memoria. A lungo termine, ciò potrebbe segnalare grandi cambiamenti nel funzionamento dei chip e dei sistemi che alimentano.

Michael J. Miller è Chief Information Officer presso Ziff Brothers Investments, una società di investimento privata. Miller, che è stato caporedattore di PC Magazine dal 1991 al 2005, crea questo blog per PCMag.com per condividere le sue opinioni sui prodotti relativi al PC. Nessun consiglio di investimento è offerto in questo blog. Tutti i doveri sono esclusi. Miller lavora separatamente per una società di investimento privata che può in qualsiasi momento investire in società i cui prodotti sono discussi in questo blog e non sarà effettuata alcuna divulgazione di transazioni in titoli.